本月8日至12日，IEEE VLSI 2025国际研讨会在日本京都举行，SK海力士在会上首次公布面向未来的DRAM（半导体存储器）技术中长期发展蓝图，对公司在存储芯片领域的技术创新战略进行系统阐述。
IEEE VLSI国际研讨会是半导体行业最具影响力的学术会议之一，聚焦集成电路设计、先进制程、人工智能（AI）芯片及先进封装等前沿技术，每年在美国和日本轮流举办。
10日，SK海力士首席技术官（CTO）车宣龙在会上发表《引领DRAM技术创新 迈向可持续未来》主旨演讲。他指出，当前微缩制程的技术路线已接近物理极限，公司正在加速推进结构创新与材料革新，重点布局4F² VG平台和3D DRAM两大技术方向。
4F² VG平台采用垂直栅极架构，可以大幅缩小DRAM单元尺寸，同时优化存储密度、运行速度与能效表现。结合晶圆键合技术，该平台有望在单位存储效率和电气性能上实现显著突破。如果成功商用，4F²架构或成为继当前主流的6F²单元后，DRAM领域的又一次重大技术迭代。
与此同时，SK海力士还把3D DRAM列为另一重点研发方向。堆叠结构面临制造成本攀升的挑战，公司表示计划通过提升良率推动商业化进程，确保技术落地兼具性能优势与经济效果。
另外，研讨会闭幕日当天，负责下一代DRAM研发的SK海力士副社长朴柱东（音）计划出席研讨会并作专题报告，公布VG平台与晶圆键合技术的电学性能验证数据，进一步展现下一代DRAM的产业化潜力。
IEEE VLSI 2025上SK海力士首席技术官（CTO）车宣龙发表《引领DRAM技术创新 迈向可持续未来》主旨演讲【图片来源 SK海力士】
